Проектирование микропроцессорной системы

 

 

 

 

 

2.7.3.   Разработка принципиальной  схемы модуля связи с объектом

 

Принципиальная схема (рис. 15) строится путем объединения ЦАП, дешифратора управляющих сигналов, генератора запросов ПДП и буфера шины данных.

Генератор запросов выдает сигналы с частотой, необходимой для преобразования и выдачи аналогового сигнала. Контроллер ПДП, получив запрос , выставляет сигналы -DACK и -AEN. Эти сигналы проходят через схему логики и открывают буфер шины данных путем подачи на его вход STB сигнала низкого уровня.. Данные с шины данных поступают в ЦАП, где преобразовываются в аналоговое напряжение.

Опорное напряжение, поступающее на ЦАП, задается специальной схемой, которая позволяет грубо и плавно его подстраивать.

С выхода схемы ЦАП выходит слабый сигнал. Для его усиления а также для подавления высокочастотных гармоник, которые возникают вследствие дискретной обработки данных, на выходе ЦАП установлен активный низкочастотный фильтр первого порядка. Частота среза фильтра определяется низкочастотной составляющей спектра выводов данных на входе ЦАП.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2.8.   Проектирование модуля контроллера прямого доступа к памяти

 

2.8.1.  Разработка функциональной  схемы контроллера ПДП

 

Канал прямого доступа в память обычно используется для подключения к МП быстродействующих УВВ. Обмен данными через канал ПДП обеспечивает максимальную скорость ввода и вывода информации.

Работа канала ПДП основывается на непосредственной передаче данных между памятью и УВВ без участия МП. Такой обмен осуществляется при откладывании выполнения основной программы на время обращения УВВ к памяти. Поскольку память отключена от МП и подключена к УВВ только на время чтения из ЗУ или записи в ЗУ, можно говорить , что обмен происходит в режиме захвата цикла памяти.

Передача данных с помощью канала ПДП по сравнению с использованием системы прерываний не дает потерь времени на вход в прерывающую программу и выход из нее, на сохранение, а затем и на восстановление ПС и регистров МП. Это достигается за счет существенного усложнения интерфейса канала ПДП, который должен выполнять следующие функции: адресацию к нужной ячейке памяти; синхронизацию работы памяти и УВВ на время обмена; назначение приоритетов, а при необходимости и очереди.

Обычно передача данных в режиме ПДП имеет приоритет перед другими видами обмена.

В структуру контроллера ПДП (рис. 16) будут входить сама МС контроллера, буферные схемы и дешифратор адреса и управляющих сигналов, с помощью которого осуществляется выбор контроллера.

 

     Контроллер ПДП

 

 

   ДАУС    БС

 

ç===========================================è

 

Системная магистраль

 

Рис. 16.  Функциональная схема контроллера ПДП

 

где  ДАУС - дешифратор адреса и управляющих сигналов;

       БС - буферные схемы

 

 

2.8.2.   Выбор элементной базы  модуля контроллера ПДП

 

В микропроцессорном комплекте серии К580 контроллером ПДП является МС К580ВТ57. Микросхема представляет собой четырехканальный программируемый контроллер. МС позволяет осуществить двунаправленный обмен массивами данных емкостью до 16 Кбайт между ЗУ и любым из четырех ВУ без участия МП БИС. При одновременном поступлении запросов от ВУ программируемая логика схемы позволяет выбирать наивысший по приоритету канал прямого доступа к памяти.

Функциональное назначение выводов МС К580ВТ57 приведено в таблице 14.

Таблица 14

Вывод	Обозначение	Тип вывода	Функц. назначение выводов
21,22,23,26, 27,28,29,30	D7-D0	Вход/Выход	Канал данных для обмена с МП
1	IOR	Вход/Выход	Чтение из УВВ
2	IOW	Вход/Выход	Запись в УВВ
12	CLK	Вход	Тактовые импульсы
13	RESET	Вход	Установка в “0”
35,34,33,32	A3-A0	Вход/Выход	Адресные выводы
11	CS	Вход	Выбор микросхемы
40,39,38,37	A7-A4	Вход	Адресные выводы
6	READY	Вход	Сигнал “Готовность”
10	HRQ	Выход	Запрос захвата
7	HLDA	Вход	Подтверждение захвата
3	MEMR	Выход	Чтение из ЗУ
4	MEMW	Выход	Запись в ЗУ
9	AEN	Выход	Разрешение адреса
8	ADSTB	Выход	Строб адреса
36	TC	Выход	Конец счета
5	MARK	Выход	Маркер
16,17,18,19	DRQ3-DRQ0	Вход	Запросы ПДП
15,14,24,25	DACK3-DACK0	Выход	Подтверждение запросов ПДП
31	UCC	-	Напряжение питания +5 В
20	GND	-	Общий

 

Контроллер ПДП обычно подключается к МД через буферный регистр. В качестве такого регистра можно взять восьмиразрядный регистр К555ИР22.

Функциональное назначение выводов микросхемы приведено в таблице 15.

 

 

 

 

Таблица 15

Вывод	Обозначение	Тип вывода	Функц. назначение выводов
3,4,7,8,13,14,17,18	D0-D7	Вход	Вход данных
2,5,6,9,12,15,16,19	Q0-Q7	Выход	Выход данных
11	PE	Вход	Строб записи
1	-EO	Вход	Разрешение

 

 

Дешифратор адреса и управляющих сигналов можно построить на базе ПЗУ К556РТ4. Функциональное назначение выводов микросхемы приведено в таблице 16.

 

Таблица 16

Выводы	Обозначение	Назначение
5,6,7, 1-4,15	А0-А2, А6-А3,А7	Адресные входы
9,10,11,12	D3-D0	Выходы
13	CS1	Выбор микросхемы
14	CS2	Выбор микросхемы

 

В качестве буферов МД и МА выберем МС К555АП6, в качестве буферов  МУ - МС К555АП3 и К555АП5. Функциональное назначение выводов МС К555АП3 и К555АП5 приведено в пункте 2.3.2

 

 

2.8.3.   Разработка принципиальной  схемы модуля контроллера ПДП

 

Принципиальную схему (рис. 17) будем разрабатывать в процессе описания работы модуля.

Контроллер занимает 16 адресов в адресном пространстве УВВ. Выберем адреса 00h-0Fh. При обращении к контроллеру микропроцессор выставляет  на системную  магистраль  адрес  и  управляющие  сигналы -IOR и

-IOW. Чтобы определить, обращается ли МП к модулю контроллера ПДП, в схеме необходим дешифратор адреса и управляющих сигналов. Дешифратор можно выполнить на МС ПЗУ К556РТ4. На адресные входы А0, А1 подаются сигналы -IOR,-IOW с МУ, на входы А2-А5 подается старшая тетрада адреса контроллера, на входы А6-А7 - сигнал AEN. Сигнал AEN также подается на входы -CS МС ПЗУ. С выходов ПЗУ D1,D2 выходят сигналы -WR и -RD соответственно, а с выхода D3 - сигнал выбора МС контроллера -CS. МС ПЗУ имеет выход с открытым коллектором, поэтому выходные контакты МС следует подключить через резисторы к +5В.

  Прошивка ПЗУ, соответствующая выбранным  адресам, приведена в таблице 17.

Таблица 17

Адрес								Выход
Разряды :								Разряды :
А0	А1	А2	А3	А4	А5	А6	А7	D0	D1	D2	D3
0	1	0	0	0	0	0	0	X	0	1	1
1	0	0	0	0	0	0	0	X	1	0	1

 

По остальным адресам ПЗУ следует записать ХХХ0, где Х - 0 или 1.

Кроме функции дешифрации адреса ПЗУ выполняет также функцию разделения сигналов -IOR и -IOW, поступающих с системной магистрали и генерируемых контроллером ПДП в режиме ПДП. При обращении микропроцессора к контроллеру сигналы -IOR и -IOW проходят через ПЗУ и поступают на соответствующие входы микросхемы контроллера. В режиме прямого доступа к памяти сигналом AEN ПЗУ отключается. Тем самым предотвращается смешивание сигналов -IOR и -IOW.

В начальном состоянии запрограммированный на определенный режим контроллер ПДП ожидает запроса DRQ от ВУ. Запросы DRQ поступают на одноименные входы МС контроллера. Получив запрос, он вырабатывает сигнал HRQ  и ожидает поступления от МП сигнала HLDA.

Все сигналы управления подключаются к системной магистрали через буферы К555АП3 и К555АП5.

  После поступления сигнала подтверждения  HLDA начинается цикл обмена. Формируется сигнал AEN для блокировки других устройств системы от шин данных и управления. Сигнал -AEN через буфер поступает на системную   магистраль,  а   также:  на  вход -ЕО буферного регистра,   на вход -ЕО буфера сигналов -IOW,-IOR,-MEMW,-MEMR. Сигнал AEN поступает на вход TF (управление направлением передачи данных) МС буфера шины адреса К555АП6.

В режиме прямого доступа выдается код младших разрядов адреса на выходы А0-А7, а код старших разрядов на выходы D0-D7. Выдача старших разрядов адреса сопровождается стробирующим сигналом ADSTB для записи их во внешний буферный регистр К555ИР22. Далее вырабатывается сигнал DACK, указывающий на начало обмена, а также формируются пары сигналов -MEMR, -IOR и -MEMW, -IOW, определяющие направление обмена. Происходит передача данных в ЗУ или ВУ. При передаче последнего байта выдается сигнал ТС, а в случае конца блока - сигнал MARK. При необходимости согласования быстродействия ЗУ и ВУ с помощью сигнала READY вводится требуемое число состояний ожидания.

 

 

 

2.9.   Проектирование модуля  контроллера прерываний

 

2.9.1. Разработка функциональной  схемы модуля контроллера прерываний

 

Модуль контроллера прерываний предназначен для обмена данными между микропроцессором и внешними устройствами в режиме прерываний.

Основным функциональным блоком модуля является программируемый контроллер прерываний. Он позволяет сократить средства программного обеспечения и реальные затраты времени при выполнении прерываний в системах с приоритетами многих уровней. Алгоритм задания приоритета должен устанавливаться программно. Приоритеты, закрепленные за ВУ могут быть изменены в процессе выполнения программ.

.Для  определения обращения к модулю  контроллера прерываний необходимо  использовать дешифратор адреса.

Для согласования по нагрузке шины данных контроллера в схеме необходим буфер шины данных.

Таким образом получаем функциональную схему модуля (рис. 18):

 

 

        Запросы от ВУ

    КПР         

 

 

 

 

БД        ДА

 

Системная магистраль

ç======================================è

Рис. 18

 

где    КПР - программируемый контроллер прерываний

БД - буфер шины данных

ДА - дешифратор адреса

 

Система прерываний в значительной степени определяет качество микро-ЭВМ, в которой предусматривается взаимодействие МП с УВВ в реальном масштабе времени.

 

 

 

 

2.9.2.   Выбор элементной базы  модуля контроллера прерываний

 

В микропроцессорном комплекте серии К580 контроллером прерываний является МС К580ВН59. БИС программируемого контроллера прерываний представляет собой устройство,  реализующее до восьми запросов на прерывание с возможностью программного маскирования и изменения дисциплины обслуживания прерываний. Обмен между контроллером и МП в режиме прерывания производится с помощью команды CALL , которую выставляет контроллер на шину данных по требованию МП. За счет каскадного включения БИС К580ВН59 число уровней прерывания может быть расширено до 64.