Автор работы: Пользователь скрыл имя, 24 Ноября 2013 в 20:02, курсовая работа
Спроектировать вычислительное устройство для выполнения заданного множества операций. Вычислительное устройство должно состоять из операционной части и блока управления и подключаться к интерфейсу.
Состав шин интерфейса:
1.Шины прямой передачи данных /входные/ разрядностью 10 бит.
2.Шины обратной передачи данных /выходные/ разрядностью 10 бит.
3.Шина адреса разрядностью 10 бит
4.2. Список логических условий
X1 |
ПРГОТ^(ША=N)^( |
X2 |
КОП |
X3 |
ДАННЫЕ |
X4 |
В1 |
X5 |
В2 |
X6 |
В3 |
X7 |
В4 |
X8 |
В5 |
X9 |
В6 |
X10 |
В7 |
X11 |
A=0 |
X12 |
B=0 |
X13 |
A(9)=B(9) |
X14 |
E(0) |
X15 |
Сч=0 |
X16 |
ПРРЕЗ |
X17 |
C(9)=0 |
4.3. Список микроопераций
Y1 |
ГОТ:= 1 |
Y2 |
ГОТ: = 0 |
Y3 |
D:=ШВх |
Y4 |
ЗАН:=1 |
Y5 |
ЗАН:=0 |
Y6 |
ЗАПР:=1 |
Y7 |
ЗАПР:=0 |
Y8 |
А:=ШВх |
Y9 |
В:=ШВх |
Y10 |
C:=0 |
Y11 |
B(9):=1 |
Y12 |
B(9):=0 |
Y13 |
E:=B |
Y14 |
Сч:=9 |
Y15 |
B:=C |
Y16 |
C:=A+B |
Y17 |
E:=R1(C(0).E) |
Y18 |
C:=R1(0.C) |
Y19 |
CЧ:=СЧ-1 |
Y20 |
С(9):=E(0) |
Y21 |
ШВых:=С |
Y22 |
РЕЗ:=1 |
Y23 |
РЕЗ:=0 |
Y24 |
А:=E |
Y25 |
А:=R1(А.А) |
Y26 |
C:=А |
Y27 |
B:=C-1 |
Y28 |
C:=B |
Y29 |
B:=!C |
Y30 |
|
Y31 |
|
Y32 |
C:=A-B-1 |
Y33 |
A(9):=0 |
Y34 |
C:=!A |
Y35 |
A:=C |
Y36 |
C:=A+1 |
Y37 |
C:=!B |
Y38 |
C:=B+1 |
Y39 |
C(9):=0 |
Y40 |
C(9):=1 |
Y41 |
A(9):=1 |
Закодированный граф микропрограммы составляется на основе графа обобщенной микропрограммы и обобщённого списка слов, полей, логических условий и управляющих сигналов.
Закодированный граф микропрограммы составляется путем подстановки нужных управляющих сигналов Yi в соответствии с текущей микрооперацией в каждый узел графа и замены логических условий соответствующими им индексами Xj. После этого каждому узлу (состоянию) полученного графа присваивается индивидуальный порядковый номер - номер состояния - Ai. Начальное и конечное состояния имеют метку A0.
Закодированный граф микропрограммы представлен в приложении на рисунке «Закодированный граф». Он понадобится в дальнейшем для проектирования управляющего автомата.
Разработка структурной схемы операционного автомата выполняется на основании списков операций и логических условий. При этом должны учитываться особенности конкретных микросхем.
Код операции должен фиксироваться в регистре D. Три его младших разряда должны поступать на дешифратор, который формирует сигналы B1-B7.
Должна быть схема сравнения значения, появившегося на адресной шине, со значением, выставленном на тумблерном регистре. По результатам этого сравнения и на основании сигналов ПРГОТ и ЗАН должно вычисляться условие запуска МП (X1).
Счетчик должен предусматривать установку значения 9, значения из регистра кода операции и декремент. На его выходе должна быть схема сравнения, формирующая сигнал СЧ=0 (X15).
Регистр E служит для хранения одного из множителей, при выполнении операции «Умножение». Он участвует в формировании знака результата. Кроме того, он должен выполнять операцию сдвига вправо, его нулевой разряд используется для формирования условия X14.
Регистры А, В и С, а также АЛУ, участвуют во всех вычислениях, включая умножение. Все регистры управляются синхросигналом (СИ).
В регистр А информация может поступать из двух источников: со входной шины данных и из регистра E. Поэтому на его входе предусмотрен мультиплексор разрядностью. Сам регистр А должен поддерживать операции записи, сдвига вправо-влево.
В регистр В информация может поступать также из шины и регистра С. Он должен поддерживать запись.
В регистр D информация поступает из шины. Далее он должен взаимодействовать с дешифратором КОП и счётчиком.
АЛУ используется для выполнения арифметических и логических операций.
Регистр С принимает результаты операции из АЛУ. Он должен сдвигать и взаимодействовать с регистром А.Для управления им ставится мультиплексор.
За счет сдвига регистра A получаем выдачу раздельно старших и младших слов результата на выходную шину. Если результат не выдается, выходы мультиплексора должны переводиться в высокоимпедансное состояние за счет буферного элемента.
Сигналы ПРГОТ, ЗАН, КОП, ДАННЫЕ, ПРРЕЗ берутся непосредственно с входной шины.
Сигналы ГОТ, ЗАПР, РЕЗ необходимо держать в течении всего одного такта, поэтому они формируются напрямую из управляющих сигналов и, при переходе к следующему такту, автоматически обнуляются.
Разработанная
структурная схема
7.1. Регистр A.
Чтобы реализовать 10-разрядный регистр A будем использовать три универсальных сдвиговых 4-разрядных регистра серии К500ИР141. Команда для выбора режима работы регистра подаётся на входы S1 и S2. Регистр загружается параллельно по входам D0-D3, а по входам DL и DR последовательно для сдвига влево и вправо соответственно.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
R |
DL |
DR |
C |
Y8 |
A := ШВх |
0 |
0 |
0 |
* |
* |
Si |
Y25 |
A := R1(A.A) |
0 |
1 |
0 |
* |
* |
Si |
S1 = 0;
S2 = Y25;
R = 0;
C = 1.
7.2. Регистр B.
Чтобы реализовать 10-разрядный регистр B будем использовать три универсальных сдвиговых 4-разрядных регистра серии К500ИР141. Команда для выбора режима работы регистра подаётся на входы S1 и S2. Регистр загружается параллельно по входам D0-D3, а по входам DL и DR последовательно для сдвига влево и вправо соответственно.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
R |
DL |
DR |
C |
Y9 |
B := ШВх |
0 |
0 |
0 |
* |
* |
Si |
Y15 |
B:=C |
0 |
0 |
0 |
* |
* |
Si |
Y27 |
B:=C-1 |
0 |
0 |
0 |
* |
* |
Si |
Y29 |
B:=!C |
0 |
0 |
0 |
* |
* |
Si |
S1 = 0;
S2 = 0;
R = 0;
C = 1.
7.3.Регистр C.
Чтобы реализовать 10-разрядный регистр C будем использовать три универсальных сдвиговых 4-разрядных регистра серии К500ИР141. Команда для выбора режима работы регистра подаётся на входы S1 и S2. Регистр загружается параллельно по входам D0-D3, а по входам DL и DR последовательно для сдвига влево и вправо соответственно.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
R |
DL |
DR |
C |
Y10 |
C := 0 |
* |
* |
1 |
* |
* |
* |
Y16 |
C:=A+B |
0 |
0 |
0 |
* |
* |
Si |
Y18 |
C:=R1(0.C) |
0 |
1 |
0 |
* |
0 |
Si |
Y26 |
C:=A |
0 |
0 |
0 |
* |
* |
Si |
Y28 |
C:=B |
0 |
0 |
0 |
* |
* |
Si |
Y30 |
0 |
0 |
0 |
* |
* |
Si | |
Y31 |
0 |
0 |
0 |
* |
* |
Si | |
Y32 |
C:=A-B |
0 |
0 |
0 |
* |
* |
Si |
Y34 |
C:=!A |
0 |
0 |
0 |
* |
* |
Si |
Y36 |
C:=A+1 |
o |
0 |
0 |
* |
* |
Si |
Y37 |
C:=!B |
0 |
0 |
0 |
* |
* |
Si |
Y38 |
C:=B+1 |
0 |
0 |
0 |
* |
* |
Si |
S1 = 0;
S2 = Y18;
7.4. Регистр D.
Чтобы реализовать регистр D будем использовать универсальны1 сдвиговый 4-разрядный регистр серии К500ИР141. Команда для выбора режима работы регистра подаётся на входы S1 и S2. Регистр загружается параллельно по входам D0-D3, а по входам DL и DR последовательно для сдвига влево и вправо соответственно.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
R |
DL |
DR |
C |
Y3 |
D := ШВх |
0 |
0 |
0 |
* |
* |
Si |
S1 = 0;
S2 = 0;
R = 0;
C = 1.
7.5. Регистр E.
Чтобы реализовать 10-разрядный регистр E будем использовать три универсальных сдвиговых 4-разрядных регистра серии К500ИР141. Команда для выбора режима работы регистра подаётся на входы S1 и S2. Регистр загружается параллельно по входам D0-D3, а по входам DL и DR последовательно для сдвига влево и вправо соответственно.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
R |
DL |
DR |
C |
Y13 |
E:=B |
0 |
0 |
0 |
* |
* |
Si |
Y17 |
E:=R1(C(0).E) |
0 |
1 |
0 |
* |
* |
Si |
S1 = 0;
S2 = Y17;
R = 0;
C = 1.
7.6. Мультиплексор регистра A.
Для реализации мультиплексора регистра A используются пять 4-разрядных сдвоенных мультиплексора серии К500КП174.
Управляющий сигнал |
Микрооперация |
S1 |
S2 |
E |
Y8 |
A := ШВх |
1 |
1 |
0 |
Y25 |
A := R1(A.A) |
0 |
0 |
0 |
Информация о работе Проектирование вычислительного устройства