Сумматоры: определения, классификация, уравнения, структуры  и применение

Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.

Сумматор  — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

В зависимости от системы  счисления различают:

• двоичные;
• двоично-десятичные (в общем случае двоично-кодированные);
• десятичные;
• прочие (например, амплитудные).

По  количеству одновременно обрабатываемых разрядов складываемых чисел:

• одноразрядные,
• многоразрядные.

По  числу входов и  выходов одноразрядных  двоичных сумматоров:

• четвертьсумматоры (элементы “сумма по модулю 2”; элементы “исключающее ИЛИ”), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
• полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд);
• полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд).

По  способу представления  и обработки складываемых чисел многоразрядные сумматоры подразделяются на:

• последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
• параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

Параллельный  сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых  цепями переноса. Однако такая схема  сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда.Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени — основная задача при построении параллельных сумматоров.

Для уменьшения времени распространения сигнала  переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

По  способу организации  межразрядных переносов  параллельные сумматоры, реализующие структурные методы, делят на сумматоры:

• с последовательным переносом;
• с параллельным переносом;
• с групповой структурой;
• со специальной организацией цепей переноса.

Три первых структуры  будут подробно рассмотрены в  последующих статьях. Среди сумматоров со специальной организацией цепей переноса можно указать:

• сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней [1];
• сумматоры с двухпроводной передачей сигналов переноса [1, 2];
• сумматоры с условным переносом (вариант сумматора с групповой структурой, позволяющий уменьшить время суммирования в 2 раза при увеличении оборудования в 1,5 раза) [3];
• асинхронные сумматоры, вырабатывающие признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.

Сумматоры, которые  имеют постоянное время, отводимое  для суммирования, независимое от значений слагаемых, называют синхронными.

По  способу выполнения операции сложения и  возможности сохранения результата сложения можно выделить три основных вида сумматоров:

• комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);
• сумматор с сохранением результата “S = A плюс B”;
• накапливающий, выполняющий микрооперацию “S = S плюс B”.

Последние две  структуры строятся либо на счётных  триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема).

Важнейшими  параметрами сумматоров являются:

• разрядность;
• статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;
• динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:
• от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;
• от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;
• от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;
• от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.

Четвертьсумматор

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид

Данный элемент  выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

 
 

Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Рис. 2

Полусумматор

Полусумматор (рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

 

Из уравнений (5) следует, что для реализации полусумматора  требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль  И (рис. 3б).

Полный одноразрядный  двоичный сумматор

Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 3).

Отметим два  момента. Первый: в табл. 2 и 3 выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 2₁₀ = 10₂ , то есть P = 1, а S = 0 или 1 + 1 + 1 = 3₁₀ = 11₂, то есть P = 1, а S = 1. Второй: выходные сигналы P и S полного двоичного сумматора относятся к классу самодвойственных функций алгебры логики. Самодвойственными называют функции, инвертирующие своё значение при инвертировании всех переменных, от которых они зависят. Обратите внимание, что P и S для четвертьсумматора и полусумматора не являются самодвойственными функциями! Преимущества, вытекающие из этого свойства полного двоичного сумматора, будут рассмотрены при анализе возможностей ИС типа 155ИМ1.