Назначение, состав и основные технические характеристики блока ЗУ-02

Назначение, состав и основные технические  характеристики блока ЗУ-02. Взаимодействие элементов блока ЗУ-02 по структурной схеме.

 

Назначение  и состав ЗУ-02

Запоминающее устройство ЗУ-02 предназначено  для приема, временного хранения и выдачи информации в виде двоичных чисел. ЗУ-02 конструктивно выполнено в виде одного двухъярусного блока. Конструкция ЗУ-02 обеспечивает замену всех ТЭЗов и источников напряжения, а также доступ к монтажу блока. На лицевой панели блока расположены лампочки индикации, разъёмы для связи с другими устройствами. Лампочки индикации «Авария 1» и «Авария 2» служат для сигнализации исправности источников напряжения   ВН-163, расположенных в блоке ЗУ-02.

Рис.4 Структурная схема  блока ЗУ-02

Основными элементами структурной схемы ЗУ –02 являются:

• магистральные усилители (приёмники и передатчики) (ТЭЗ СНШ – 182-06 (3), СНШ – 182-07 (4));
• схема управления (ТЭЗ ЛУС – 7-645);
• схема приёма и контроля кода адреса (ТЭЗ  ЛУС – 7-644);
• регистр числа (ТЭЗ ЛУС – 7-644);
• оперативная память (ТЭЗ 85-024 ИЛИ 766 (4));
• согласователи уровня (ТЭЗ ЛНС – 38-006 (2));
• блоки питания ВН – 163 (2).

Магистральные усилители – приёмники служат для приёма сигналов с магистрали адреса МА, магистрали записи МЗп, шины признака записи Пзп, синхроимпульсов СИ1…СИ4 и СИС1…СИС4 и передачи их в другие элементы ЗУ – 02.

Магистральные усилители  – передатчики используются для передачи в процессоры (ВчУ, УО) кода числа по магистралям чтения , а сигналов «Занят», «Готов», «Сбой А» в устройство управления каналов (УК)

Схема управления в зависимости от принятых сигналов формирует необходимые сигналы для управления работой блока ЗУ – 02. К этим сигналам относятся:

• СИРА – сигнал занесения адреса в регистр оперативной памяти;
• «СТРОБ Чт»  - сигнал, по которому считанная информация выдаётся в магистраль чтения;
• VE – сигнал разрешения  выборки элементов памяти при чтении (записи) информации из оперативной памяти ;
• VW\VR – признак чтения – записи;
• СИРЧ –  занесения кода числа на регистр числа.

Схема приёма и контроля адреса осуществляет приём адреса, размножение кода адреса, побайтный контроль адреса на нечётность и передачу его в оперативную память блока ЗУ – 02. В случае несоответствия результата побайтного контроля коду контрольного разряда вырабатывается сигнал СБ1 или СБ2.

Регистр числа  предназначен для приёма кода числа от процессоров (ВчУ, УО).

Оперативная память  позволяет принимать, хранить и выдавать 4096 36- разрядных чисел. Оперативная память конструктивно оформлена в четырех ТЭЗах ( ТЭЗ-766).

Согласователи уровня позволяют на выходе блока ЗУ-02 в промежутках между сигналами «Обращение-1 (2)» подавать в МЧт уровень логического «0», а при наличии сигнала «Обращение-1 (2)» уровень, выдаваемый в МЧт, зависити от считываемой из памяти информации.

Модуль  оперативной памяти ОЗУ-4К-36 конструктивно  выполнен в четырех ТЭЗах типа 766 или 85-024. Каждый ТЭЗ представляет собой оперативную память на 4096 9-ти разрядных слов со схемой управления.

В качестве элемента оперативной памяти в модулях  ОЗУ-4К-36 применена микросхема К134РУ6 для ТЭЗ 766 и К541РУ1 для ТЭЗ 85-024. Микросхемы К134РУ6 и К541РУ1 представляют собой оперативную память статического типа на 1024бит одного разряда (К134РУ6) или 4096бит одного разряда (К541РУ1).

 

 

 

 

 

 

 

 

 

Основные  технические характеристики блока ЗУ-02

 

    1.  Емкость модуля оперативной памяти  ОЗУ-4К-36 рассчитана на хранение 4096 36-ти разрядных слов.

    2.  Модуль ОЗУ-4К-36 может работать  в следующих режимах :

          - “ Чтение “ и “ Модифицированная запись “ .

    3.  Период работы модуля в режиме  “ Чтение “ не менее 2 мкс,  в режиме                                                  “ Модифицированная запись “ не менее 2 мкс + Т, где Т - время между выдачей абоненту числа и приемом числа от абонента по сигналу   «Обращение-2».

    4.  Входными сигналами ЗУ-02 являются :

- шестнадцатиразрядный  КОД АДРЕСА МА 16р ... МА 31р ;

- два  контрольных разряда МА 2кр и  МА 3кр - дополнение до нечетности каждого байта

- признак  режима Записи (ПЗп) ;

- тридцатишестиразрядный  код числа МЗп 0р ... МЗп 31р, Мзп 0кр ... Мзп 3кр ;

- синхроимпульсы  СИ1-СИ4, СИС1-СИС4 ;

- сигнал  обращения на чтение «Обращение-1»;

- сигнал  обращения на запись «Обращение-2».

Все входные  сигналы имеют положительную  полярность, длительность от 300 до 600 нс и амплитуду не менее 2,6 В.

    5.  Выходными сигналами ЗУ-02 являются :

  ________

- Занято  – сигнал, запрещающий обращение  к блоку ЗУ-02 до завершения начатого цикла работы;

  _______

- Готов  – сигнал, сообщающий о готовности  блока ЗУ-02 к выдаче информации абоненту;

- 36-ти разрядный код числа МЧт 0р ... МЧт 31р, МЧт 0кр ... МЧт 3кр;

  ______

- Сбой  – сигнал о несоответствии результата свертки кода любого байта кода адреса контрольному разряду данного байта.

Параметры выходных сигналов :

• амплитуда сигнала “1” не менее 2,4 В, “0” не более 0,5 В;
• длительность сигналов 300-600 Нс, кроме сигнала “ЗАНЯТ”, который не позднее 100 нс после приема сигнала ОБР1 и удерживается в зависимости от  режима работы модуля, но не менее 1,1 мкс.

 

    6.  Масса блока ЗУ-02 не более 25 кг.

 

 

 

 

 

  Структурная схема. 

Взаимодействие  элементов блока ЗУ-02 в режиме чтения информации

 

При включении питания блока ЗУ- 02 со схемы согласователей уровня поступает сигнал НУ, который устанавливает триггер занятости схемы управления в исходное состояние.

Режим чтения информации, хранящейся в ЗУ-02, начинается с приходом сигнала ОБР1, а на усилители-приемники с разъема 1Ш28 кода адреса и кода контроля адреса. Код адреса и код контроля адреса поступают на схему приема и контроля адреса, где осуществляется контроль принятого кода адреса на нечетность. Для этого код адреса свертывается побайтно и сравнивается с кодом контрольных разрядов. В случае несоответствия результата свертки коду контрольного разряда вырабатывается сигнал СБ1 или СБ2 для первого или второго байта соответственно. Результат контроля поступает на схему управления блока ЗУ-02, заносится на триггер сбоя и вырабатывается сигнал ''Сбой адр''.

        По сигналу ОБР1 схема управления вырабатывает управляющие сигналы:  VЕ, СИРА, СТРОБ Чт, ГОТ, ЗАН. Управляющий сигнал ЗАН поступает в УК и сообщает о работе блока ЗУ-02.

        По сигналу СИРА 12 разрядов кода  адреса (19р…30р) со схемы приема  заносятся на регистр адреса каждого ТЭЗа оперативной памяти.

        По сигналу VЕ осуществляется выборка информации из элементов оперативной памяти. Сигнал ГОТ поступает в УК и сообщает о готовности выдать считанную информацию блоком ЗУ-02.

        По сигналу СТРОБ Чт осуществляется выдача выбранной информации по коду адреса на усители-передатчики с последующей передачей информации в МЧт.

На этом режим чтения информации завершается.

 

 

Ниже представлен алгоритм локализации неисправности на структурном уровне:

 

 

 

 

 

 

 

 

 

 

нет

 

 

 

 

                                                           да 

 

 

 

 

 

нет

 

 

 

 

 

                                                            да

 

 

 

 

нет

нет

 

 

 

 

 

                                                            да

 

 

 

 

нет

нет