Беспроводная передача данных

-CR.2 - Init - нулевое значение бита соответствует низкому уровню на выходе Imt# (16) - сигнал аппаратного сброса принтера;

-CR.1 - Auto LF - единичное значение бита соответствует низкому уровню на выходе Auto LF# (14) - сигналу на автоматический перевод строки (LF - Line Feed) по приему байта возврата каретки (CR - Carriage Return);

-CR.O - Strobe - единичное значение бита соответствует низкому уровню на выходе Strobeff (1) - сигналу стробирования выходных данных.

     Запрос  аппаратного прерывания (обычно IRQ7 или IRQ5) вырабатывается по отрицательному перепаду сигнала на выводе 10 разъема интерфейса (АСК#) при установке CR.4=1. Прерывание вырабатывается, когда принтер подтверждает прием предыдущего байта.

     Процедура вывода байта по интерфейсу Centronics через стандартный порт включает следующие шаги (в скобках приведено требуемое количество шинных операций процессора):

-вывод байта в регистр данных (1 цикл IOWR#);

-ввод из регистра состояния и проверка готовности устройства (бит SR.7 - сигнал BUSY);

-по получении готовности выводом в регистр управления устанавливается строб данных, а следующим выводом строб снимается (2 цикла lOWRff).

Стандартный порт сильно асимметричен - при наличии 12 линий, нормально работающих на вывод, на ввод работает только 5 линий состояния. Если необходима симметричная двунаправленная связь, на всех стандартных портах работоспособен режим полубайтного обмена ; - Nibble Mode. В этом режиме, называемым также Hewlett Packard Bitronics, одновременно передаются 4 бита данных. Пятая линия используется для квитирования.  

     2.1.1 Функции BIOS для LPT-порта 

     BIOS обеспечивает поддержку LPT-порта, необходимую для организации вывода по интерфейсу Centronics. В процессе начального тестирования POST BIOS проверяет наличие параллельных портов по адресам 3ВСh, 378h и 278h и помещает базовые адреса обнаруженных портов в ячейки BIOS DATA AREA 0:0408h, 040Ah, 040СП, 040ЕП. Эти ячейки хранят адреса портов с логическими именами LPT1-LPT4. В ячейки 0:0478, 0479, 047А, 047В заносятся константы, задающие выдержку тайм-аута для этих портов.

     Поиск портов обычно ведется по базовому адресу. Если считанный байт совпал с записанным, считается, что найден LPT-порт, и его адрес помещают в ячейку BIOS DATA AREA. Адрес порта LPT4 BIOS самостоятельно установить не может, поскольку в списке стандартных адресов поиска имеются только три вышеуказанных.

     Обнаруженные  порты инициализируются - записью в регистр управления формируется и снимается сигнал Initff, после чего записывается значение 00h, соответствующее исходному состоянию сигналов интерфейса.

Программное прерывание BIOS INT 17h обеспечивает следующие функции поддержки LPT-порта:

-00h - вывод символа из регистра AL по протоколу Centronics. Данные помещаются в выходной регистр, и после готовности принтера формируется строб;

-01h - инициализация интерфейса и принтера;

-02h - опрос состояния принтера.

     При вызове INT 17h номер функции задается в регистре АН, номер порта - в регистре DX (0 - LPT1,1 - LPT2...). При возврате после любой функции регистр АН содержит код состояния - биты регистра состояния SR[7:3] (биты 6 и 3 инвертированы) и флаг тайм-аута в бите 0. Флаг тайм-аута устанавливается при неудачной попытке вывода символа.

     2.1.2 Расширения параллельного порта

 

     Недостатки  стандартного порта частично устраняют  новые типы портов, появившихся в компьютерах семейства PS/2. Двунаправленный порт1 (Typel parallel port) - интерфейс, введенный с PS/2. Такой порт кроме стандартного режима может работать в режиме ввода или двунаправленном. Протокол обмена формируется программно, а для указания направления передачи в регистр управления порта введен специальный бит: при CR.5=0 буфер данных работает на вывод, при CR.5=1 - на ввод.

     Порт  с прямым доступом к памяти (Type 3 DMA parallel port) применялся в PS/2 моделей 57, 90, 95. Этот тип был введен для повышения пропускной способности и разгрузки процессора при выводе на принтер. Программе, работающей с данным портом, требовалось только задать блок данных в памяти, подлежащих выводу, и вывод по протоколу Centronics производился без участия процессора.

     2.1.3 Режимы передачи данных

 

     Стандарт  IEEE 1284 определяет пять режимов обмена, один из которых полностью соответствует традиционному стандартному программно-управляемому выводу по протоколу Centronics. Остальные режимы используются для расширения функциональных возможностей и повышения производительности интерфейса. Стандарт определяет способ согласования режима, по которому программное обеспечение может определить режим, доступный и хосту (в случае это PC), и периферийному устройству.

Режимы  нестандартных портов, реализующих  протокол обмена Centronics аппаратно («Fast Centronics, «Parallel Port FIFO Mode»), могут и не являться режимами IEE1284, несмотря на наличие в них черт ЕРР и ЕСР.

     При описании режимов обмена фигурируют следующие понятия:

-хост-компьютер, обладающий параллельным портом;

-ПУ - периферийное устройство, подключаемое к этому порту (им может оказаться и другой компьютер);

     В обозначениях сигналов Ptr обозначает передающее периферийное устройство.

-прямой канал - канал вывода данных от хоста в ПУ;

-обратный канал - канал ввода   данных в хост из ПУ.

     Адресные  циклы могут быть использованы для  передачи адресной, канальной и управляющей информации. Циклы обмена данными явно отличаются от адресных циклов применяемыми стробирующими сигналами. Назначение сигналов порта ЕРР и их связь с сигналами SPP приведены в таблице 4.

     Таблица 4

Контакт	Сигнал SPP	Имя в ЕРР	I/O	Описание
1	STROBE»	WRITE»	0	Низкий уровень - признак цикла записи, высокий - чтения
14	AUTOFEEDff	DATASTB#	0	Строб данных. Низкий уровень устанавливается в циклах передачи данных
17	SELEC-TING	ADDRSTB#	0	Строб адреса. Низкий уровень устанавливается в адресных циклах
16	INIT#	RESETS	0	Сброс ПУ (низким уровнем)
Контакт	Сигнал SPP	Имя в ЕРР	I/O	Описание
10	АСК#	INTR#	I	Прерывание  от ПУ

 
 
 
 
 
 
 
 
 

Окончание таблицы 4

11	BUSY	WAIT»	I	Сигнал квитирования.Низкий уровень разрешает начало цикла (установку строба в низкий уровень), переход в высокий — разрешает завершение цикла (снятие строба).
2-9	D[8:0]	AD[8:0]	I/O	Двунаправленная шина адреса/данных
12	РЕ	AckDataReq*	I	Используется  по усмотрению разработчика периферии
13	SELECT	Xflag*	I	Используется  по усмотрению разработчика периферии
15	ERROR	DataAvaiW*	I	Используется  по усмотрению разработчика периферии

 

     ЕРР - порт имеет расширенный набор регистров представленных в таблице 5, который занимает в пространстве ввода/вывода  5-8 смежных байт.

     Таблица 5

Имя регистра	Смещение	Режим	R/W	Описание
SPP Data Port	+0	SPP/EPP	W	Регистр данных стандартного порта
SPP Status Port	+1	SPP/EPP	R	Регистр состояния  стандартного порта
SPP Control Port	+2	SPP/EPP	W	Регистр управления стандартного порта
EPP Address Port	+3	EPP	R/W	Регистр адреса ЕРР. Чтение или запись в него генерирует связанный цикл чтения или записи адреса ЕРР

 

Окончание таблицы 5

EPP Data Port	+4	EPP	R/W	Регистр данных ЕРР. Чтение (запись) генерирует связанный цикл чтения (записи) данных ЕРР
Not Defined	+5..+7	EPP	N/A	В некоторых  контроллерах могут использоваться для 16-32-битных операций ввода/вывода

 

     В отличие от программно-управляемых  режимов, описанных выше, внешние сигналы ЕРР - порта (как информационные, так и сигналы квитирования) для каждого цикла обмена формируются аппаратно по одной операции записи или чтения в регистр порта.

Цикл  записи данных состоит из следующих фаз:

-программа выполняет цикл записи (IOWR#) в порт 4 (ЕРР Data Port);

-адаптер устанавливает сигнал Writeff (низкий уровень), и данные помещаются на выходную шину LPT-порта;

-при низком уровне WAIT# устанавливается строб данных;

-порт ждет подтверждения от ПУ (перевода WAIT# в высокий уровень);

-снимается строб данных — внешний ЕРР - цикл завершается;

-завершается процессорный цикл ввода/вывода;

-ПУ устанавливает низкий уровень WAIT#, указывая на возможность начала следующего цикла.

     Главной отличительной чертой ЕРР является выполнение внешней передачи во время одного процессорного цикла ввода/вывода. Это позволяет достигать высоких скоростей обмена от 0,5 до 2 Мбайт/с. Периферийное устройство, подключенное к параллельному порту ЕРР, может работать на уровне производительности устройства, подключаемого через слот ISA. Периферийное устройство может регулировать длительность всех фаз обмена с помощью всего лишь одного сигнала WAIT#. Протокол автоматически подстраивается и под длину кабеля - вносимые задержки только приведут к удлинению цикла.

       «ЗАВИСАНИЕ» процессора на шинном  цикле обмена препятствует механизм тайм-аутов PC, который принудительно завершает любой цикл обмена, длящийся более 15 мкс.

     С программной точки зрения контроллер ЕРР - порта выглядит достаточно просто. К трем регистрам стандартного порта, имеющим смещение 0, 1 и 2 относительно базового адреса порта, добавлены два регистра (ЕРР Address Port и ЕРР Data Port), чтение и запись в которые вызывает генерацию связанных внешних циклов.

     Назначение  регистров стандартного порта сохранено, что обеспечивает совместимость ЕРР - порта с периферийными устройствами и программным обеспечением, рассчитанными на применение программно-управляемого обмена. Поскольку сигналы квитирования адаптером вырабатываются аппаратно, при записи в регистр управления CR биты 0, 1 и 3, соответствующие сигналам STROBES, AUTOFEEDS и SELECTING, должны иметь нулевые значения. В противном случае программное вмешательство может нарушить последовательность квитирования. Некоторые адаптеры имеют специальные средства защиты (ЕРР Protect), при включении которых программная модификация этих бит блокируется.

     Использование регистра данных ЕРР позволяет осуществлять передачу блока данных с помощью  одной инструкции REP INSB или REP OUTSB вместо традиционных циклов с интенсивными операциями ввода/вывода. Некоторые адаптеры допускают и 16/32-битное обращение к регистру данных ЕРР. Тогда 16- или 32-битное обращение по адресу регистра данных ЕРР приведет к автоматической генерации двух или четырех шинных циклов по нарастающим адресам, начиная со смещения 4. Эти циклы будут выполняться быстрее, чем-то же количество одиночных циклов. Таким образом, при обмене данными и обеспечивается производительность, достигающая 2 Мбайт/с, вполне достаточная и для адаптеров локальных сетей, внешних дисков, стримеров и CD-ROM. Адресные циклы БРР всегда выполняются только в однобайтном режиме обращения.