Проектирование и верификация топологии усилителя постоянного тока

Анализ статических характеристик (DC) необходим для расчета рабочих точек статического режима активных элементов, передаточной характеристики по постоянному току, определения узловых потенциалов схемы по постоянному току, потребляемой мощности и определения параметров помехозащищенности и логических уровней.

Результаты моделирования передаточной характеристики элемента  представлены на рисунке 2.3.

 

Рис. 2.3. Передаточная характеристика

При анализе в частотной области определяются амплитудно-частотные

(АЧХ) и фазочастотные (ФЧХ) характеристики схемы. Для этого проводится AC-анализ, результаты которого представлены на рисунке 2.4.

 

Рис. 2.4. Амплитудно-частотная характеристика

 

 

 

 

 

 

 

 

 

3 ОСОБЕННОСТИ  ТЕХНОЛОГИЧЕСКОЙ БИБЛИОТЕКИ ДЛЯ 

ПРОЕКТИРОВАНИЯ

 

Топология ИМС – множество геометрических фигур, расположенных в

различных топологических слоях. Топологические слои объединяют фигуры,

которые будут нанесены на один фотошаблон. Некоторое множество фигур в

одном или в нескольких топологических слоях объединяются в топологическую группу. Топологическая группа кроме геометрических фигур может содержать в себе ссылки на другие группы, формируя иерархическое описание топологии ИМС.

Топологический редактор позволяет либо непосредственно строить топологию из геометрических фигур, либо формировать ее из

параметризованных ячеек, содержащихся в библиотеке. Используя базу данных, редактор позволяет редактировать топологию ячеек в соответствии с

конкретными требованиями. После разработки топологии отдельных фрагментов с помощью соответствующей программы в диалоговом режиме осуществляется их размещение и трассировка межсоединений. После ввода описания топологии осуществляется ее верификация.

Программа контроля проектных норм работает непосредственно с топологией. Контроль осуществляется автоматически по значениям конструкторско-технологических требований (DRC-контроль) для используемой технологии. Любые выходы за рамки ограничений помечаются непосредственно на изображении топологии либо в текстовом виде, выводимом на экран монитора.

После завершения DRC-контроля программа восстановления

электрической схемы преобразует описание топологии в описание

электрической схемы в виде таблицы цепей (например, текстовое описание в

Spice-формате). Эта таблица передается в программу верификации логических и электрических схем, где проводится перекрестная проверка описанной схемы на логическом и топологическом уровнях (LVS), а также повторное моделирование и верификация временных параметров. Затем таблица передается в программу контроля электрических проектных норм (ERC-контроль). Эта программа дополнительно использует еще и значения параметров транзисторов, полученные при восстановлении электрической схемы из топологии. В результате ее работы идентифицируются все нераспознанные или неправильно соединенные элементы, а также все нарушения электрических проектных норм.

Маршрут проектирования завершается преобразованием формата

проектного файла в промежуточную форму, используемую для передачи проекта на кремниевые фабрики, например в формат GDSII или OASIS.

Проектирование топологии – процесс преобразования электрической или

логической схемы в описание послойной реализации схемных компонентов

(транзисторов, диодов, резисторов) и связей между ними в многослойной 

интегральной структуре.

Верификация топологии включает в себя контроль проектных норм,

экстракцию (восстановление) электрической схемы из описания топологии,

сравнение с исходной схемой и средства анализа найденных нарушений.

Главная цель разработки топологии интегральных микросхем –

 эффективное использование  площади кристалла.

Однако необходимо учитывать, что характеристики ИМС, в частности,

динамические, сильно зависят от паразитных емкостей и сопротивлений,

определяемых топологией. Поэтому необходимо принимать компромиссные

решения, которые учитывали бы оптимальное использование площади и

получение хороших характеристик ИМС. В КМОП ИМС обычно используются прямоугольные конфигурации транзисторов, отличающиеся лишь различными отношениями ширины к длине канала в зависимости от требуемого значения крутизны характеристик транзистора.

Конструкторско-технологические требования (КТТ) к процессу

изготовления проекта в кремнии накладывают ограничения, которые должны

быть учтены при проектировании топологического рисунка ИМС, например требования минимальной ширины объектов, допустимых технологией,

требования на точные размеры объектов, требования на минимальные зазоры.

Ниже приведены КТТ для технологии с минимальными топологическими

нормами 180 нм, в которой проводилось проектирование топологии, компании Cadence с n-карманом и шестью уровнями алюминиевой металлизации.

 

Карманы к подложке (n-карман, NWELL; р-карман, PWELL) (рис. 3.1, а):

1.1 – минимальная ширина  кармана – 1 мкм;

1.2 – минимальный интервал  между карманами с разными  потенциала-ми – 1 мкм;

1.3 – минимальный интервал  между карманами с одинаковым  потенциалом – 0 или 1 мкм;

1.4 – минимальный интервал  между карманами различного типа (если оба присутствуют) – 1 мкм.

  Активная область (OXIDE) (рис. 3.1, б):

2.1 – минимальная ширина  – 0,4 мкм;

2.2 – минимальное расстояние  между активными областями – 0.3 мкм;

2.3 – минимальное расстояние  активных областей исток/сток  от края 

кармана – 0,5 мкм;

2.4 – минимальное расстояние  активного слоя подложка/карман  от края 

кармана – 0,5 мкм;

2.5 – минимальный интервал  между активными областями различного 

легирования – 0 или 0,3 мкм.

Поликремний (POLY) (рис. 3.1, в):

3.1 – минимальная ширина  – 0,18 мкм;

3.2 – минимальный интервал  – 0,3 мкм;

3.3 – минимальное перекрытие  поликремниевым (ПК) затвором активной области – 0,2 мкм;

3.4 – минимальное расстояние  ПК от края активной области  – 0,4 мкм;

3.5 – минимальное расстояние  между ПК и активной областью  – 0,2 мкм.

 Области п- и р-типа проводимости (n- и р-канальные области, NIMP,

PIMP) (рис. 3.1, г):

4.1 – минимальное расстояние  между канальной областью и  затвором,

чтобы гарантировать адекватную ширину – 0,4 мкм;

4.2 – минимальное перекрытие  канальной областью активной  области – 0,2 мкм;

4.3 – минимальное перекрытие  канальной областью контакта  – 0,2 мкм;

4.4 – минимально допустимые  ширина и интервал – 0,4 мкм.

  Простой контакт к ПК (CONT) (рис. 3.1, д):

5.1 – точный размер  контакта к ПК – 0,2×0,2 мкм2;

5.2 – минимальное перекрытие  ПК контакта – 0,2 мкм;

5.3 – минимальное расстояние  между контактами – 0,2 мкм.

  Простой контакт к активному слою (CONT) (рис. 1.1, е):

6.1 – точный размер  контакта – 0,2×0,2 мкм2;

6.2 – минимальное перекрытие  контакта активной областью – 0,2 мкм;

6.3 – минимальное расстояние  между контактами – 0,2 мкм;

6.4 – минимальное расстояние  между контактом и затвором  транзистора – 0,2 мкм.

 

Рис. 3.1. КТТ к проектированию топологии:

а – карман к подложке; б – активная область; в – поликремний; г – области n- и p-типа проводимости; д – простой контакт к ПК; е – простой контакт к

активному слою

 

В таблице 3.1 представлены значения слоевого сопротивления для

основных слоев, доступных в технологии GPDK 180нм.

 

Ниже представлены топологические реализации элементов, используемых

для проектируемой топологии.

 

 

 

4 ПРОЕКТИРОВАНИЕ  ТОПОЛОГИИ И РЕЗУЛЬТАТЫ 

ВЕРИФИКАЦИИ

 

При разработке топологии следует четко представлять основную цель –

достижение в большинстве случаев максимальной плотности упаковки

элементов кристалла при минимизации суммарной длины межсоединений и

числа пересечений или значительно реже – минимизация только длины

межсоединений, их паразитной емкости и индуктивности (особенно для СВЧ

устройств).

Проектирование топологии БИС начинается с разработки эскиза топологии функционально – завершенного фрагмента (вентиля, триггера,

дифференциального каскада и т.д.). для чего схему электрическую

принципиальную перечерчивают в виде, удобном для последующей реализации.

Затем приступают к проектированию топологии фрагмента, при этом следует:

– расположить максимально возможное количество резисторов в одном

изолированном кармане.

– удалить мощные элементы на периферию фрагмента, а сам фрагмент с мощными элементами расположить наиболее близко к краю кристалла.

– обеспечить изоляцию элементов, подав самый низкий потенциал на

подложку р- типа и самый высокий потенциал на карманы п- типа, таким

образом, чтобы суммарное напряжение на изолирующем р-n-переходе не

превышало напряжение пробоя изоляции.

– при наличии повторяющихся блоков или узлов следует разработать их топологию в виде отдельного фрагмента (файла), который требуемым образом расположить на кристалле.

– возможно изменение размеров элементов, направленное на максимальное использование площади кристалла и упрощение трассировки межсоединений, например, формируя конденсатор на р-n-переходе, можно занять полупроводниковой областью всю незадействованную площадь кристалла:изменив ширину и соответственно длину резистора между его головками, можно провести несколько межсоединений и тем самым упростить трассировку.

– в местах соединений металлизации с контактными площадками

необходимо выполнять локальные расширения величиной около 30 мкм [7].

 

4.1 Согласование  интегральных резисторов.

 

Резисторы, которые необходимо согласовать, разделяются на сегменты с одинаковой геометрией и объединяются в массивы. Сегменты согласованных резисторов должны содержать не менее 5 квадратов, обычное число квадратов в сегменте около 20.

Сопротивление, соответствующее дробному числу сегментов,

предпочтительно получать последовательно-параллельным соединением

сегментов.

Желательно использовать максимально возможную в заданных условиях ширину квадрата резистора для получения большей степени согласования.

Для построения согласованных резисторов необходимо:

– выполнять согласованные резисторы из одинакового материала;

– ориентировать согласованные резисторы в одинаковом направлении;

– использовать размещение с общим центром для массивов сегментов

согласованных резисторов;

– использовать фиктивные сегменты на краях массива;

– подключать согласованные резисторы так, чтобы исключить

термоэлектрические эффекты;

– располагать согласованные резисторы в областях с низким механическим напряжением;

– располагать согласованные резисторы вдали от мощных источников

тепла.

 

4.2. Топология логического  элемента 

 

На рисунке 4.1. представлена топологическая реализация усилителя постоянного тока на биполярных транзисторах серии 133.

 

Рис. 4.1. Топология логического элемента

 

4.3. Проверка правильности  разработки топологии ИМС

 

Последний из составленных и удовлетворяющий всем требованиям

вариант топологии подвергают проверке в такой последовательности.

Проверяют соответствие технологическим ограничениям: минимальных расстояний между элементами, принадлежащими одному и разным слоям ИМС; минимальных размеров элементов, принятых в данной технологии, и других технологических, ограничений; наличие фигур совмещения для всех слоев ИМС; размеров контактных площадок для присоединения гибких выводов; расчѐтных размеров элементов их размерам на чертеже топологии; мощности рассеяния резисторов, максимально допустимой удельной мощности рассеяния

 

(P0=P/SR≈103÷104 мВт/мм2),

 

а также обеспечение возможности контроля характеристик элементов ИМС. Разработка документации на комплект фотошаблонов для роизводства ИМС. Исходя из окончательного и проверочного варианта топологии ИМС,

выполняют чертежи слоев схемы, необходимые для создания комплекта

фотошаблонов.

После завершения контроля конструкторско-технологических требований программа восстановления электрической схемы преобразует описание топологии в описание электрической схемы в виде таблицы цепей (например, текстовое описание в Spice-формате). Т.е. проводится экстракция электрической схемы из топологии. Одновременно можно проводить экстракцию паразитных элементов. Обычно в программе экстракции есть возможность выбора опций: экстракция только паразитных емкостей, только сопротивлений, сопротивлений и емкостей. Пользователь может комбинировать эти опции в зависимости от сложности схемы, ее функционального назначения. На рисунке 4.2 представлены результаты экстракции из топологии схемы с паразитными емкостями и сопротивлениями.

 

Рис. 4.2. Результаты экстракции из топологии схемы с паразитными элементами

 

Затем таблица межсоединений передается в программу верификации

логических и электрических схем, где проводится перекрестная проверка

описанной схемы на логическом и топологическом уровнях (LVS), а также

повторное моделирование и верификация временных параметров. Затем таблица передается в программу контроля электрических проектных норм (ERC-контроль). Эта программа дополнительно использует еще и значения параметров транзисторов, полученные при восстановлении электрической схемы из топологии. В результате ее работы идентифицируются все нераспознанные или неправильно соединенные элементы, а также все нарушения электрических проектных норм.

На рисунке 4.3 показан выходной файл верификации схемы электрической и топологии (LVS), согласно которому проверка прошла успешно.

 

Рис. 4.3. Результаты верификации схемы электрической и топологии

  Если электрическая схема соответствует топологии, отчет будет содержать следующую строку: The net-lists match, если не соответствует: The net-lists failed to match.